Высокопроизводительные энергоэффективные процессоры
Связаться с нами
 
 
 
 
 
 
  • Вопросы и ответы
  • Вопросы и ответы

    Продукция

    Где производятся процессоры линейки Baikal?

    Процессоры линейки Baikal разрабатываются в России: в Подмосковье и Зеленограде.

    Так как в России производить по технологии 28 нм и меньше в настоящий момент невозможно, чипы производятся на фабрике компании TSMC. Это крупнейший в мире контрактный производитель микроэлектронных компонентов, на долю которого приходится до половины глобального рынка.

    Кроме нашей компании, клиентами TSMC являются многие крупные и не очень разработчики микроэлектроники. С точки зрения международной практики микроэлектронной отрасли производство на иностранной фабрике не ставит под сомнение страну-производителя процессора.

    Как разрабатываются чипы?

    Традиционно при проектировании СБИС используется маршрут проектирования, состоящий из следующих этапов.

    1. Разработка технических требований — анализ требований, проведение предварительного моделирования с помощью специализированных пакетов или на языке высокого уровня (например, C).
    2. Ввод проекта и его формальное описание — cоздание логической модели СБИС с использованием языка описания аппаратуры (HDL).
    3. Функциональная верификация — сопоставление результатов моделирования проекта с эталонной моделью.
    4. Логический синтез — генерация списка логических вентилей из состава технологической библиотеки и их межсоединений средствами САПР.
    5. Декомпозиция — большая система разбивается на модули, которые можно проектировать как отдельные СБИС или блоки одной СБИС.
    6. Логическое моделирование дизайна СБИС — итерационная проверка всех функциональных параметров и характеристик СБИС на логическом уровне с возвращением к формальному описанию до получения корректного результата.
    7. Топологическое размещение — размещение модулей и блоков из списка логических вентилей и соединений на всей площади кристалла СБИС.
    8. Размещение базовых элементов внутри блоков — выбор размещения базовых библиотечных элементов в блоках.
    9. Трассировка и разводка межсоединений — соединение базовых библиотечных элементов и блоков между собой.
    10. Извлечение паразитных сопротивлений и емкостей межсоединений — определяются паразитные емкости и сопротивления, порождаемые спроектированной топологией межсоединений.
    11. Физическое моделирование — итерационная проверка будущей СБИС с добавленной паразитной нагрузкой на межсоединения.

    При такой организации маршрута проект проходит различные фазы, постоянно увеличивая детализацию представления.

    Технические требования к проекту представляются его поведенческой моделью, которая определяет временные ограничения, ограничения по площади кристалла и потребляемой мощности, тестопригодность и т. д. Такая модель обычно задается в форме выполнимых функциональных описаний на языке типа C (или C++). По этим описаниям затем выполняется моделирование для широкого набора входных воздействий. На выходе первого этапа должна быть выполнена полная функциональная проверка технических требований.

    На следующем этапе осуществляется описание проекта с помощью одного из языков описания аппаратуры, как правило VHDL или Verilog, на уровне регистровых передач.

    Функциональные возможности описания на уровне регистровых передач моделируются и верифицируются относительно исходных технических требований, например, модель на C или в MatLAB, которая используется как эталонная модель для верификации проекта на каждом уровне абстракции. Данный этап называется функциональной верификацией модели.

    По описанию на уровне регистровых передач с помощью программы логического синтеза формируется список цепей, который учитывает задержки на библиотечных элементах (но, как правило, не учитывает временные задержки на межсоединениях) и используется для временной верификации проекта. Цель временного моделирования — проверить, удовлетворяет ли разрабатываемая СБИС заданным временным ограничениям.

    На основании данных синтеза разрабатывается и оптимизируется топологическая разводка путем размещения библиотечных элементов и межсоединений неким оптимальным образом. После разработки топологии можно повторно выполнить формирование файла задержек и последующее временное моделирование, учитывающее влияние межсоединений.

    В рамках этапа физического моделирования производится также проверка соблюдения правил дизайна для технологии, по которой будет производиться СБИС, также производится процесс обратной экстракции принципиальной схемы из физического дизайна топологии и используемых библиотек и производится сверка с исходной принципиальной схемой. Такая проверка называется сверкой топологии с принципиальной схемой. Затем кристалл можно передавать в производство и осуществлять последующее тестирование образцов.

    Как приобрести?

    Как оформить заказ на продукцию «Байкал Электроникс»?

    Чтобы оформить заказ, заполните форму на странице процессора или свяжитесь с нашими специалистами по электронной почте info@baikalelectronics.ru или телефону +7 495 221-39-47 (в рабочие дни с 11:00 до 17:00 по московскому времени).

    Задать вопрос

    CAPTCHA
    — Обязательные для заполнения поля