Уровень зарплаты: обсуждается на собеседовании
Опыт работы: 3-6 лет
Место работы: Зеленоград, 4922-й проезд, 4с5
- Разработка составляющих компонент SoC
- Навыки разработки RTL (Verilog / SystemVerilog, т. п.);
- Навыки проведения/сопровождения тестирования RTL (составление первичного TЗ, знакомство с верификацией);
- Создание SDC, для существующего RTL;
- Логический синтез RTL (RTL Compiler \ Design Compiler, т. п.);
- Анализ PРA для оценки результатов логического синтеза;
- Опыт сопровождения синтеза топологии собственных блоков.
- Навыки работы с DFT;
- Знание инструментария формальной верификации (Conformal/Formality);
- Знание инструментария STA (ETS / Prime Time и их развитие в других инструментах);
- Знакомство с реализацией подходов Low Power (CPF/UPF, т.п.);
- Знакомство с SVN / CVS;
- Уверенный пользователь Linux.
- Работу в профессиональной молодой команде;
- Стабильную и конкурентоспособную заработную плату;
- ДМС после окончания испытательного срока (3 месяца);
- Оформление по ТК РФ;
- Комфортный, просторный офис;
- Гибкий рабочий график;
- Бесплатную охраняемую парковку на территории офиса;
- Возможность профессионального и карьерного роста.