Уровень зарплаты: обсуждается на собеседовании
Опыт работы: более 6 лет
Место работы: Зеленоград
- Разработка составляющих компонент SoC
- Навыки разработки RTL (Verilog / System Verilog, и т.п.);
- Навыки проведения/сопровождения тестирования RTL (составление первичного TЗ, знакомство с верификацией);
- Создание SDC, для существующего RTL;
- Логический синтез RTL (RTL Compiler \ Design Compiler, и т.п.);
- Анализ PPA для оценки результатов логического синтеза;
- Опыт сопровождения синтеза топологии собственных блоков;
- Английский язык - технический (способность работать с документацией);
- Навыки работы с DFT;
- Желательно наличие опыта работы по нормам проектирования 28/16 нм;
- Знание инструментария формальной верификации (Conformal/Formality);
- Знание инструментария STA (ETS / Prime Time и их развитие в других инструментах);
- Знакомство с реализацией подходов Low Power (CPF / UPF, и т.п.);
- Знакомство с SVN / CVS;
- Уверенный пользователь LINUX.
- Работу в профессиональной молодой команде;
- Стабильную и конкурентоспособную заработную плату;
- ДМС после окончания испытательного срока (3 месяца);
- Оформление по ТК РФ;
- Комфортный, просторный офис;
- Гибкий рабочий график;
- Бесплатную охраняемую парковку на территории офиса;
- Возможность профессионального и карьерного роста.